為鞏固在全球先進(jìn)半導(dǎo)體制造領(lǐng)域的領(lǐng)先地位，中國臺灣地區(qū)NSTC部門宣布啟動(dòng)一項(xiàng)為期五至十年的專項(xiàng)計(jì)劃，聚焦高性能芯片關(guān)鍵技術(shù)及創(chuàng)新應(yīng)用研發(fā)。該計(jì)劃由中山大學(xué)王卓欽教授領(lǐng)銜，聯(lián)合臺灣大學(xué)陸梁鴻教授、陽明交通大學(xué)柯明道教授與何拓宏教授共同主持，明確四大核心研究方向：高效能高速計(jì)算芯片、高功率高傳輸電路與芯片模塊、邊緣計(jì)算芯片應(yīng)用及先進(jìn)芯片制造技術(shù)。
對于節(jié)能高速計(jì)算芯片，研究團(tuán)隊(duì)將重點(diǎn)開發(fā)硅基半導(dǎo)體芯片及邏輯與存儲一體化系統(tǒng)，通過先進(jìn)封裝技術(shù)構(gòu)建異質(zhì)整合平臺，以支撐高性能芯片系統(tǒng)的量產(chǎn)。針對資金與人力限制，NSTC要求項(xiàng)目末期需完成原型系統(tǒng)驗(yàn)證，其算力需超過每秒千萬億次運(yùn)算（1 POPS），并支持參數(shù)規(guī)模超100億的大型語言模型（LLM）的高維、超大規(guī)模計(jì)算需求。

高功率高傳輸電路與芯片模塊項(xiàng)目旨在解決高性能計(jì)算（HPC）大數(shù)據(jù)應(yīng)用中的連接與傳輸難題。研究將整合硅光子異質(zhì)集成技術(shù)，結(jié)合高頻高速電路創(chuàng)新設(shè)計(jì)，構(gòu)建復(fù)雜通信系統(tǒng)，以提升數(shù)據(jù)傳輸效率與穩(wěn)定性。

針對下一代智能感知需求，研究聚焦超低功耗、超低延遲的邊緣計(jì)算芯片開發(fā)，重點(diǎn)突破關(guān)鍵芯片設(shè)計(jì)及異質(zhì)軟硬件整合技術(shù)。項(xiàng)目要求團(tuán)隊(duì)提出實(shí)際應(yīng)用場景并完成原型驗(yàn)證，核心指標(biāo)包括大幅降低計(jì)算功耗、提升傳感器靈敏度、縮短感知延遲及優(yōu)化整體能效。
面對傳統(tǒng)摩爾定律因光刻波長、掩模尺寸及二維組件微觀尺度限制而接近物理極限的挑戰(zhàn)，英偉達(dá)提出的“超摩爾定律”（Hyper Moore’s Law）強(qiáng)調(diào)通過芯片設(shè)計(jì)、架構(gòu)及制造工藝的革新，實(shí)現(xiàn)每年計(jì)算性能翻倍。為此，3D封裝技術(shù)成為關(guān)鍵，其通過垂直堆疊多芯片提升密度、性能與功能。結(jié)合3D器件與3D封裝的“3D×3D”技術(shù)，將推動(dòng)晶體管結(jié)構(gòu)從平面鰭式場效應(yīng)晶體管（FinFET）向亞2納米納米片場效應(yīng)晶體管（NSFET）及互補(bǔ)式場效應(yīng)晶體管（CFET）升級，并引入背面供電設(shè)計(jì)，將性能、功耗與面積（PPA）等效指標(biāo)每兩年提升一倍。（校對/趙月）